本文由Edoardo Charbon、Fabio Sebastiano、Masoud Babaie等来自Delft University of Technology、EPFL、Intel、University of California, Berkeley等机构的研究人员共同撰写,发表于2017年IEEE国际固态电路会议(ISSCC 2017)上。该研究聚焦于量子计算领域,提出了一种基于低温CMOS(cryo-CMOS)技术的量子处理器控制器,旨在解决大规模量子计算中的关键挑战。
量子计算因其潜在的超强计算能力而备受关注,能够解决当前经典计算机无法处理的复杂问题。然而,量子处理器中的量子比特(qubits)需要在极低温(通常为几十毫开尔文)下运行,以维持其量子相干性。现有的量子处理器通常只能处理少量量子比特(约10个),而实际应用需要数千个量子比特的协同工作。目前,量子比特的状态读取和纠错依赖于室温下的经典控制器,但随着量子比特数量的增加,这种架构的扩展性面临巨大挑战。
本研究的目标是开发一种能够在极低温环境下运行的集成控制器,利用低温CMOS技术实现量子处理器的大规模互连。低温CMOS技术具有可扩展性、可靠性和紧凑性等优势,能够满足下一代可扩展量子计算机的需求。此外,该技术还可应用于其他需要低噪声的领域,如计量学、成像和仪器仪表等。
研究团队设计并优化了三个关键子模块:低噪声放大器(LNA)、射频振荡器和单光子雪崩二极管(SPAD),这些模块均针对低温操作进行了优化,以满足量子处理器控制的高性能需求。
晶体管建模与特性分析
低温CMOS电路设计的首要问题是晶体管建模。研究团队分析了0.16μm和40nm CMOS工艺下N型和P型MOS晶体管在4K和300K温度下的电流-电压特性(Ids-Vds)。研究发现,尽管在4K温度下迁移率有所提高,但由于部分衬底冻结和其他效应,电流增加受到限制。此外,研究还发现,在较老的工艺(>100nm)和厚氧化物晶体管中,高Vds下会出现“kink”现象,这是由于漏极的碰撞电离和衬底电阻增加导致的阈值电压降低。研究团队开发了一种改进的PSP/MOS11模型,用于设计低温CMOS电路。
低温CMOS逻辑单元的实现
研究团队实现了0.16μm CMOS环形振荡器,并验证了其在4K至300K温度范围内的运行能力。在4K温度下,反相器延迟在1.8V时为30ps,在0.8V时增加到400ps。
低噪声放大器(LNA)的设计与测试
量子比特的读取依赖于超低噪声的放大器。研究团队设计了一种CMOS LNA,能够在4K温度下实现50Ω输入匹配和低噪声性能。通过低温CMOS模型的仿真,预测其噪声温度为0.6K(NF=0.009dB)。实验测得在4K温度下,LNA的增益超过28dB,带宽为1.2GHz,功耗为97mW,能够支持超过500个量子比特通道。
射频振荡器的设计与优化
量子比特的逻辑操作依赖于微波信号,因此需要极低噪声的射频振荡器。研究团队设计了一种Class-F振荡器,通过优化其谐振频率和共模谐振频率,显著降低了1/f噪声的上变频和热噪声对相位噪声的影响。实验结果表明,该振荡器在4K温度下的相位噪声满足量子计算的要求。
单光子雪崩二极管(SPAD)的设计与测试
SPAD用于检测单光子信号,研究团队设计的0.18μm CMOS SPAD在77K温度下表现出良好的性能,光子检测概率在500nm波长下达到28%,适用于基于NV中心的量子比特阵列。
研究团队成功验证了低温CMOS技术在量子处理器控制中的可行性。通过优化设计的LNA、射频振荡器和SPAD,展示了低温CMOS电路在极低温环境下的高性能和低噪声特性。这些结果为大规模量子比特阵列的实现奠定了基础,推动了量子计算技术的进一步发展。
本研究不仅为量子计算领域提供了一种创新的低温CMOS控制器架构,还为其他需要低噪声和高精度的应用领域(如计量学和成像)提供了新的技术路径。低温CMOS技术的成功应用将加速量子计算机的实用化进程,并为未来量子计算系统的设计和优化提供了重要参考。
研究团队还对低温CMOS电路的晶体管建模、逻辑单元设计和噪声优化进行了深入分析,为未来低温CMOS技术的发展提供了重要的理论和实验依据。此外,研究得到了NXP半导体和Intel公司的支持,进一步验证了该技术的工业应用潜力。