本文介绍了一项关于低温应用下4.5-5.4 GHz数字Bang-Bang锁相环（PLL）的研究，由Haoyuan Gao、Hao Xu、Xinyi Lin、Yan Liu、Zhidong Tang、Xufeng Kou、Xingyu Zhang、Tetsuya Iizuka和Na Yan等作者共同完成。该研究由复旦大学、上海科技大学、中国科学院上海微系统与信息技术研究所以及东京大学的研究团队合作完成，并于2023年发表在IEEE国际集成电路、技术与应用会议（ICTA）上。

学术背景

该研究的背景是中微子实验和量子计算中使用的低温CMOS（Cryo-CMOS）收发器，这些设备通常在77K或4.2K的低温下运行。PLL作为提供同步时钟的关键模块，其性能直接影响到系统的信噪比（SNR）。然而，低温环境下CMOS集成电路的设计面临两大挑战：一是晶体管的驱动强度在低温下增强，但阈值电压（Vth）和直流工作点的变化使得模拟电路设计复杂化；二是低温下闪烁噪声（flicker noise）显著恶化。与传统的模拟PLL相比，数字PLL由标准单元组成，对阈值电压变化不敏感，因此在低温环境下更具鲁棒性。

研究流程

研究团队首先基于对晶体管在不同温度和器件尺寸下的测量数据，构建了一个改进的BSIM模型，以捕捉4.2K-300K范围内的关键器件参数（如Vth、跨导、截止频率和闪烁噪声）。这一模型为低温数字电路设计流程奠定了基础。随后，研究团队设计了一个数字Bang-Bang PLL，其核心模块包括数字控制振荡器（DCO）、时间数字转换器（TDC）和高速分频器。DCO通过隐式共模谐振网络抑制了闪烁噪声，TDC采用多比特设计以减少量化噪声，而高速分频器则通过自门控技术降低了功耗。

主要结果

研究团队在40nm CMOS工艺下制造了该PLL芯片，并在77K低温下进行了测试。测试结果表明，该PLL在10MHz偏移频率下的相位噪声为-132 dBc/Hz，积分抖动为295fs，功耗仅为2.5mW。与现有的低温PLL相比，该设计在闪烁噪声性能和功耗方面均达到了领先水平。此外，研究团队还验证了该PLL在300K至77K温度范围内的鲁棒性，证明了其在不同温度下无需额外电源或偏置调整即可稳定工作。

结论

该研究提出了一种适用于77K低温环境的低功耗数字PLL，通过完整的器件建模和优化设计，实现了在低温下的高性能和低功耗。DCO的闪烁噪声性能达到了国际领先水平，验证了该设计方法的有效性。该研究为低温CMOS电路设计提供了新的思路，具有重要的科学和应用价值。

研究亮点

1. 创新性设计：该研究首次提出了适用于低温环境的数字Bang-Bang PLL，解决了低温下闪烁噪声恶化和阈值电压变化带来的设计挑战。
2. 高性能：在77K低温下，该PLL的相位噪声和抖动性能均达到了国际领先水平，且功耗极低。
3. 鲁棒性：该PLL在300K至77K的宽温度范围内无需额外调整即可稳定工作，展示了其在实际应用中的潜力。

其他有价值的内容

研究团队还详细分析了DCO的隐式共模谐振网络对闪烁噪声的抑制效果，并通过实验验证了其在不同温度下的性能表现。此外，研究团队还提出了一种基于多比特TDC的Bang-Bang相位检测器，进一步提高了PLL的线性度和噪声抑制能力。

总的来说，该研究为低温CMOS电路设计提供了新的解决方案，具有重要的科学意义和应用前景。