本文是一篇针对量子计算应用的研究论文，题为《A Cryo-CMOS PLL for Quantum Computing Applications》，发表在2023年5月的《IEEE Journal of Solid-State Circuits》上。本文由 Jiang Gong、Edoardo Charbon、Fabio Sebastiano 和 Masoud Babaie 联合撰写，与荷兰代尔夫特理工大学（Delft University of Technology）、荷兰QuTech研究中心和瑞士洛桑联邦理工学院（EPFL）的研究人员合作完成。

背景与研究目标

随着量子计算的快速发展，实现大规模量子计算机成为研究热点之一。然而，为了操控和读取大量量子比特（qubits）的状态，量子计算对高精度、低噪声的控制信号（如微波脉冲）的生成提出了极高要求。当前的挑战包括位于极低温环境（毫开尔文级）的量子比特与室温控制器之间复杂的互连问题。为应对这一难题，研究者提出了一种完全集成的低温CMOS（Cryo-CMOS）控制系统，该系统运行在靠近量子比特的低温环境下（4.2K），旨在大幅减少互连复杂度，提高量子计算机的集成水平。

本文的工作着重设计和优化了一种低温相位锁定环（Phase-Locked Loop，PLL），这是量子计算控制系统的关键组件。所设计的PLL在4.2K低温下运行，其性能满足单量子比特操作的控制要求，支持生成高精度低噪声的本地震荡信号（LO），为实现大规模量子计算机提供了一项重要的技术基础。

研究方法与技术实现

本文采用了一种面向量子计算的低温模拟采样PLL架构，推动现有技术的进步。研究工作主要包括以下几个方面：

1. 需求分析与极低温器件建模

为了确保量子比特控制的高保真度，本文从单比特操作的控制精度出发，定义了PLL的主要规格参数，包括总均方根抖动（RMS jitter）需要控制在低于60fs以内，参考杂散（Reference Spur, Sref）低于-54dBc，以及噪声功率谱密度（PN）符合99.999%控制精度的要求。此外，由于现有CMOS工艺的模型缺乏低温（4.2K）环境支持，研究团队基于器件实测特性（如阈值电压、迁移率和噪声参数的变化），搭建了专门的SPICE仿真模型，并在设计中进行了器件行为预测及优化。

2. 架构选择

相比传统数字PLL和注入锁定PLL（Injection-Locked PLL），本文选用一种模拟电荷采样PLL结构（Charge-Domain Sub-Sampling PLL），因为后者在低温环境下具备更低的PN和更少的参考杂散。为了克服低温下器件的不匹配问题，研究在原有的电荷采样相位检测器（Phase Detector, PD）的基础上，设计了一种基于动态放大器（Dynamic Amplifier）的改进型PD（DAPD），旨在降低PN、提高增益并优化功耗。

3. 动态放大器相位检测器设计

DAPD的工作原理类似于动态放大器和电荷转移放大器，其核心是利用电荷采样机制同时实现高增益和低功耗。与传统的电压采样PD相比，DAPD通过窗口式电流积分显著减少了参考杂散，同时具备较大的相位检测增益（Kpd）。额外设计的再采样电路进一步减少了伪像干扰，提高了DAPD输出信号的纯净度。

具体实现中，DAPD采用两级放大器结构，以实现更好的噪声隔离和增益调节能力。在低温条件下，放大器的设计针对不同电容值、相位误差和取样周期等参数进行了优化。此外，为解决器件匹配性下降带来的挑战，文章提出了自适应校准机制以动态调节关键参数。

4. 数据分析与性能测试

研究中开发的DAPLL架构中包括以下主要组件：一个LC振荡器（VCO）、一个动态放大器相位检测器、一个被动回路滤波器以及一个测试分频器（Divide-by-4）。PLL的输出频率范围为10GHz，所有组件均基于40nm CMOS工艺设计，实现了从实验室温度（300K）到4.2K的全面验证。

实验结果与分析

本文的实验部分着重检验了DAPLL的性能，并从以下几个方面进行了分析：

1. 功耗与频率性能：在室温下，DAPLL的总功耗为4mW，而在4.2K环境下功耗降低至2.7mW，主要得益于器件迁移率的提升及LC振荡器储能效率的提高。输出频率范围也从室温下的8.9-11.1GHz提升至低温下的9.4-11.6GHz。

2. 抖动和相位噪声：在10GHz频率下，DAPLL在室温下实现了75fs的RMS抖动（jitter），而在4.2K下抖动进一步降低至37fs。与室温相比，低温环境中的热噪声显著减少，使PLL的噪声功率谱得以优化，达到了-137dBc/Hz的地板噪声。

3. 参考杂散与综合性能：参考杂散在4.2K下的表现为-69dBc，达到了量子比特控制需求的设计标准。此外，研究定义了一种PLL性能权衡指标——Jitter-Power Figure of Merit (FoM)，在4.2K条件下DAPLL FoM值提升了8dB，为同类产品中的领先水平。

4. 温度影响分析：文章指出在低温（尤其在100K至4.2K之间），器件的自加热效应和隧道噪声会部分抵消热噪声的下降效果，从而限制PN的进一步改善。

结论与意义

本文设计并实现了全球首个在4.2K低温环境下运行的CMOS PLL，为量子比特控制提供了关键技术支持。通过使用动态放大器相位检测器与电荷采样架构，这项工作显著降低了量子计算控制系统的功耗，同时达到了单量子比特操作的高保真度要求。

研究的创新性不仅体现在电路架构与器件建模的结合上，还包括对低温环境下核心参数变化的综合分析。这项研究为构建更大规模、更高集成度的量子计算平台奠定了基础，其方法和成果对于其他低温电子器件的开发亦具有参考借鉴价值。