本文档属于类型a，即报告了一项原创性研究。以下是针对该研究的学术报告：

作者及研究机构

本研究的主要作者包括Junjong Lee、Stanley Seungchul Song和Rock-Hyun Baek。Junjong Lee和Rock-Hyun Baek来自韩国浦项科技大学（Pohang University of Science and Technology, POSTECH）的电气工程系，Stanley Seungchul Song则隶属于美国谷歌公司（Google LLC）。该研究于2024年7月发表在《IEEE Transactions on Electron Devices》期刊上。

学术背景

本研究聚焦于半导体逻辑器件中的电源分配网络（Power Delivery Network, PDN）设计，特别是前侧电源分配网络（Front-Side PDN, FS-PDN）和后侧电源分配网络（Back-Side PDN, BS-PDN）在不同技术节点下的成本竞争力。随着半导体技术的不断微缩，尤其是从200纳米标准单元高度到14埃技术节点（A14）的演进，电源分配网络的设计面临着越来越大的挑战。由于金属线宽缩小、电阻率增加以及屏障层厚度等因素，电源分配网络中的IR压降问题日益严重。为了应对这一问题，研究者们提出了多种BS-PDN方案，包括电源通孔（Power Via, PV）、埋入式电源轨（Buried Power Rail, BPR）和后侧接触（Back-Side Contact, BSC）等。

本研究的核心目标是评估FS-PDN和BS-PDN在不同技术节点下的成本效益，并为BS-PDN的应用提供指导。研究特别关注了高密度（High-Density, HD）和高性能（High-Performance, HP）单元在不同技术节点下的电源分配网络设计，旨在为移动系统级芯片（System-on-Chip, SoC）和高性能计算（High-Performance Computing, HPC）应用提供优化的电源分配方案。

研究流程

本研究分为多个步骤，涵盖了从器件建模到电源分配网络设计的全过程。

1. 器件建模与技术节点设定

研究首先基于Sentaurus TCAD工具进行了器件建模，并对所有器件进行了校准。研究中使用了高密度（HD）和高性能（HP）器件，分别针对不同的技术节点进行了参数设定。每个技术节点的器件参数如表I所示，包括电源电压（Vdd）、关态电流（Ioff）、开态电流（Ion）、开态栅电容（Con）以及频率等。研究从4纳米节点（N4）开始，逐步扩展到14埃节点（A14），并通过调整鳍间距（Fin Pitch, FP）和通道长度等参数，确保器件在不同技术节点下能够保持足够的驱动电流和频率增益。

2. 电源分配网络设计

研究对比了FS-PDN和BS-PDN在不同技术节点下的设计。FS-PDN通过增加单元高度（Cell Height, CH）和减小前侧电源网格（Front-Side Power Mesh, FS-PM）的间距来降低IR压降，但这会导致芯片面积和成本的增加。BS-PDN则通过后侧电源网格（Back-Side Power Mesh, BS-PM）来减少IR压降，且不占用额外的芯片面积。研究详细分析了PV、BPR和BSC三种BS-PDN方案在不同技术节点下的表现。

3. 仿真与数据分析

研究通过TCAD仿真计算了不同电源分配网络的电阻和IR压降。仿真中考虑了金属线的横截面积、电源通孔的宽度、埋入式电源轨的间距以及后侧接触的接触电阻等因素。研究还分析了不同技术节点下，HD和HP单元在满足5% Vdd IR压降标准时所需的面积增加率。

主要结果

研究的主要结果包括以下几个方面：

1. FS-PDN的IR压降

研究显示，FS-PDN的IR压降可以通过增加单元高度和减小FS-PM间距来降低。然而，这两种方法都会导致芯片面积的增加。特别是在高性能单元中，由于驱动电流较大，IR压降问题更为严重，因此需要更大的面积来满足5% Vdd的IR压降标准。

2. BS-PDN的特性

BS-PDN的三种方案（PV、BPR和BSC）在不同技术节点下表现出不同的特性。PV在14埃节点下表现出较低的IR压降，但在小技术节点下需要较大的单元高度增加率。BPR在小间距下表现出较高的IR压降，但通过减小BS-PM间距和优化埋入式电源轨的设计，可以显著降低IR压降。BSC由于具有较大的后侧金属宽度，几乎不会在后侧电源线上产生IR压降，但其接触电阻和接触面积问题仍需解决。

3. BS-PDN与FS-PDN的成本竞争力

研究对比了BS-PDN和FS-PDN在不同技术节点下的成本竞争力。结果显示，在4纳米节点下，BS-PDN即使在不理想的情况下也不需要额外的面积，而FS-PDN则需要较小的面积增加。随着技术节点的微缩，FS-PDN的面积增加率显著上升，而BS-PDN在理想条件下几乎不需要额外的面积。特别是在移动SoC应用中，BS-PDN的额外工艺成本必须低于FS-PDN的5.3%，才能在14埃节点下具有成本竞争力。

结论

本研究为不同技术节点和应用场景下的电源分配网络选择提供了成本效益分析。研究结果表明，BS-PDN在14埃节点下具有显著的成本优势，尤其是在移动SoC应用中。PV在高性能单元中表现出较低的IR压降，但在高密度单元中成本效益较低。BPR和BSC在理想条件下几乎不需要额外的面积，具有较高的投资回报率（Return on Investment, ROI）。研究为BS-PDN的应用提供了详细的指导，特别是在移动SoC和高性能计算领域。

研究亮点

1. 创新性方法：本研究首次系统地对比了FS-PDN和BS-PDN在不同技术节点下的成本效益，特别是在14埃节点下的表现。
2. 多方案对比：研究详细分析了PV、BPR和BSC三种BS-PDN方案在不同技术节点下的表现，为电源分配网络的设计提供了全面的指导。
3. 实际应用价值：研究结果为移动SoC和高性能计算应用中的电源分配网络设计提供了重要的参考，特别是在成本控制和性能优化方面。

其他有价值的内容

研究还探讨了未来技术节点下电源分配网络的潜在挑战，特别是在14埃节点下，BS-PDN的工艺成本必须进一步降低，才能在移动SoC应用中保持竞争力。此外，研究还提出了优化BS-PDN设计的建议，如减小BS-PM间距、优化埋入式电源轨的设计等。

总之，本研究为半导体逻辑器件的电源分配网络设计提供了重要的理论支持和实践指导，具有较高的学术价值和实际应用意义。