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本研究由Quentin Schmidt、Baptiste Jadot、Brian Martinez等来自法国格勒诺布尔阿尔卑斯大学（Univ. Grenoble Alpes）及其下属机构CEA、LETI、IRIG、Institut Néel等的研究团队共同完成。研究发表于2024年的IEEE European Solid-State Electronics Research Conference (ESSERC)。
该研究属于量子计算与低温电子学领域，特别是基于硅量子点（silicon quantum dots）的量子比特读取技术。随着量子计算的发展，未来的通用量子计算机需要数十万物理量子比特，这些比特需要在低温环境下进行偏置、寻址和读取。目前，硅自旋量子比特的读取需要在μs级别的时间内实现99.9%的保真度，同时总功耗需低于1W以兼容低温（<1K）操作。此外，为了实现量子纠错，优选同时读取多个量子比特。传统的读取方法依赖于每个量子比特配备一个体积庞大的电感谐振器，这限制了大规模量子比特网络的扩展性。因此，本研究旨在开发一种无需谐振器的频率复用读取架构，以实现大规模量子-经典混合架构的集成。
研究目标与设计
本研究的目标是首次在单片28nm FDSOI（全耗尽型绝缘体上硅）技术中实现两个共集成单电子晶体管（SETs）的片上频率复用读取，并验证其在4.2K温度下的性能。研究团队设计了一种基于电容反馈跨阻放大器（CTIA）的读取架构，通过频率复用技术同时读取两个SETs。
实验装置与芯片设计
实验装置包括两个共集成的SETs、一个CTIA和一个缓冲器，均采用ST 28nm FDSOI技术制造。SETs由NMOS FDSOI双栅极器件构成，顶部栅极短路。芯片通过直流偏置和频率信号从室温（RT）输入，缓冲器输出信号通过单根导线发送至RT的现成I/Q解调器。通过调制SETs的顶部栅极或源极电压，可以在不同频率下同时读取两个SETs的跨导（gm）或输出电导（gds）信息。
低温性能表征
研究团队首先通过100kΩ的集成输入电阻表征了CTIA的低温性能，测得增益为121dB·Ω，带宽为25MHz，输入参考噪声为90fA/√Hz，功耗为428µW。随后，使用模拟多路复用器（Anamux）对两个共集成SETs进行了表征。
同时读取验证
通过栅极调制方案，研究团队同时测量了两个SETs的跨导（gm）随栅极电压（Vgs）和漏极电压（Vds）的变化，并验证了库仑菱形（Coulomb diamond）特性。此外，还通过源极调制方案测量了输出电导（gds），结果表明两种方法均能获得一致的库仑菱形特性。
读取保真度测试
研究团队通过定义特定的Vgs和Vds偏置对模拟量子比特状态，测试了双通道同时读取的保真度。实验结果表明，在2.2µs的积分时间内，读取保真度达到99.9%（误码率BER=10^-3），且通道间频率间隔为1MHz，未观察到通道重叠。
CTIA性能
CTIA在4.2K温度下表现出高增益（121dB·Ω）、宽带宽（25MHz）和低噪声（90fA/√Hz），为快速读取提供了基础。
SETs特性
两个SETs的跨导（gm）和输出电导（gds）测量结果均显示出典型的库仑菱形特性，验证了其作为量子比特读取传感器的能力。此外，SETs对附近静电环境的敏感性也得到证实。
读取保真度
在2.2µs的积分时间内，双通道同时读取的保真度达到99.9%，满足硅自旋量子比特读取的要求。
本研究首次在单片28nm FDSOI技术中实现了两个共集成SETs的片上频率复用读取，无需额外谐振器。实验结果表明，该架构在4.2K温度下能够以99.9%的保真度和2.2µs的读取时间同时读取两个量子比特。这一成果为未来大规模量子-经典混合架构的集成提供了重要基础，特别是在实现可扩展的容错量子计算机方面具有重要意义。
创新性架构
本研究提出了一种无需谐振器的频率复用读取架构，显著减少了系统体积，为大规模量子比特网络的扩展提供了可能。
高性能读取
实验验证了在2.2µs内实现99.9%读取保真度的能力，满足了硅自旋量子比特读取的严格要求。
低温电子学突破
通过低温CMOS（cryo-CMOS）技术，本研究展示了在低温环境下实现高性能读取的可行性，为未来量子计算硬件的发展提供了重要参考。
本研究的成功不仅为量子计算硬件设计提供了新的思路，还为低温电子学领域的技术进步做出了贡献。此外，该架构的模块化设计使其能够灵活应用于不同的量子比特网络架构，具有广泛的应用前景。
本研究通过创新的频率复用读取架构，成功实现了两个共集成SETs的片上同时读取，验证了其在低温环境下的高性能表现。这一成果为未来大规模量子计算机的开发提供了重要的技术支持，特别是在减少系统体积和提高读取效率方面具有显著优势。