三次元トランジスタ研究：2D半導体材料を核とした未来のCMOS技術の発展

近年、シリコンベースの相補性金属酸化膜半導体（Complementary Metal-Oxide-Semiconductor, CMOS）技術がその物理的限界に近づく中、次世代のマイクロエレクトロニクス技術におけるミニaturization（微細化）と性能向上が多くの課題に直面しています。ナノメートルスケールでオン・オフ電流比(on–off current ratio)を維持し、集積密度を高めながらエネルギー効率を向上させることが、学術界および産業界で緊急に解決すべき課題となっています。本研究では、これらの背景を踏まえ、ポストシリコン時代のCMOS技術の鍵となる導電チャネル材料として、二次元(2D)の遷移金属ジカルコゲナイド（Transition Metal Dichalcogenides, TMDs）を探索し、新しい三次元構造のトランジスタ設計を通じて、ムーアの法則（Moore’s Law）の継続に向けた大きな可能性を明らかにしています。

研究背景と意義

CMOS技術の持続的な微細化は、その限界に直面しており、とくにチャネル長が15nm未満の設計では、従来のシリコン材料の性能と製造の課題が顕著です。例として、短チャネル効果の増加や器件輸送性能の低下につながる広いバンドギャップと表面処理の低効率が挙げられます。また、シリコン体厚度が3nm以下まで縮小されることで電子移動度が大幅に低下するため、従来材料のエネルギー効率の向上余地が大きく制限されています。

二次元材料、特にTMDsは、原子レベルの超薄層構造と高い移動度および理想的なバンドギャップなどの優れた物性により、これらの制限を克服する可能性があります。二次元TMDsはまた、表面粗さ散乱や捕捉状態密度の低減に寄与し、その優れた静電場制御能力により、10nm未満のノード設計に新たな道を切り開きます。ただし、実際のCMOS技術への適用には、二次元材料の独自の特性を補完する新しい三次元器件アーキテクチャの開発が必要です。

論文情報と著者

この研究論文は、Arnab Pal、Tanmay Chavan、Jacob Jabbour、Wei Cao、Kaustav Banerjeeによって共同執筆され、著者はカリフォルニア大学サンタバーバラ校の電気およびコンピュータ工学部に所属しています。この論文は2024年12月号の《Nature Electronics》（第7巻、1147-1157ページ）に掲載され、2023年10月3日に投稿され、2024年10月7日に承認、12月16日にオンラインで公開されました。

研究手法とワークフロー

研究では、非平衡グリーン関数（Non-equilibrium Green’s Function, NEGF）量子輸送シミュレーションを用いた革新的な2D材料を使用したトランジスタ設計フレームワークを提案しており、密度汎関数理論（Density Functional Theory, DFT）を基にした材料入力データと組み合わせることで、3D構造内での2D材料の可能性を包括的に評価しています。主な研究ステップは以下の通りです：

1. 材料選定と性能評価

材料選択段階では、さまざまな2D TMD材料（例: WSe2、MoS2、WS2）の単層（1L）、二層（2L）および三層（3L）のサンプルを比較し、三層タングステン硫化物（3L WS2）をチャネル材料として用いたトランジスタが最適な性能を発揮することを発見しました。この材料は、良好なキャリア注入速度(Carrier Injection Velocity)と低いソース–ドレイントンネル電流によって、より高いオン電流(Ion)とオフ電流比(Ion/Ioff)を実現します。

2. デバイス電気特性シミュレーション

2D材料トランジスタの電流・電容量特性を正確に評価するため、量子電気輸送シミュレーションフレームワークを開発しました。このフレームワークでは、多谷効果的質量、非理想的なショットキ接点（Schottky Contacts）、量子化効果、および寄生電場の影響を全面的に考慮しています。また、Synopsys SentaurusとQuantum ATKソフトウェアを用いて器件性能をモデリングし、15段リングオシレーター回路を用いた実際の回路性能向上を評価しました。

3. 新たな3D トランジスタアーキテクチャ設計

研究では以下のような2つの新しい三次元トランジスタアーキテクチャを提案しています：

• ナノシート型トランジスタ（Nanosheet FET, NSFET）：3D全周ゲート制御（Gate-all-Around, GAA）を活用し、2D TMD材料を垂直スタックトランジスタに適用しています。この設計は、静電場性能の向上と器件の電容量削減を通じて、性能とエネルギー効率を高めます。

• ナノフォーク型トランジスタ（Nanofork FET, NFFET）：ナノシート構造を基礎に、横方向レイアウトを最適化し、共用の電気絶縁酸化物を利用して集積密度を大幅に向上させます。

• ナノプレート型トランジスタ（Nanoplate FET, NPFET）：従来の平面ナノシートスタックに基づき、2D材料と超薄型電気絶縁フィンを組み合わせることで、横方向の積層構造を形成。これにより、ほぼ10倍のキャリア能力向上が実現し、横方向のフットプリントが大幅に削減されます。

4. 器件最適化と回路性能シミュレーション

研究ではさらに、2Dおよびシリコントランジスタの各重要なパラメータ（例: ゲート酸化膜の厚さ、ナノシート幅、接触抵抗）の性能への影響を定量化しました。これにより、2D材料を使用した設計がサブ5ナノメートルチャネル長での大きな優位性を明確に示しました。

主な成果と結論

1. 三層WS2の優位性

三層WS2トランジスタの評価により、LSTPモードとHPモードのいずれにおいても著しい性能向上が確認されました。シリコンベースの8ナノメートルノードトランジスタに比べ、3L WS2はエネルギー・遅延製品（Energy-Delay Product, EDP）で最大55%の性能向上を実現するとともに、さらなるモーアの法則の微細化をサポートします。

2. 高い集積密度と効率向上

ナノプレートトランジスタは、横方向の積層アーキテクチャの利点により、約10倍の集積密度向上を提供します。研究結果によると、垂直寸法が一定の場合でも、2Dナノプレートトランジスタは単一ユニット面積を大幅に削減します。

3. 材料とアーキテクチャの相互最適化

研究では、動的に2D材料と非理想的なショットキ接触問題（Contact Resistance, RC）を調整。この結果、理論的にはデバイス性能の98%の忠実度を達成し、2D三次元トランジスタが次世代のロジックおよびメモリ応用分野で大きな可能性を秘めていると結論づけられます。

研究のハイライトと影響力

• 方法学の革新：量子輸送モデリングと2D材料の電子バンド構造特性評価を初めて組み合わせ、多次元的にトランジスタ性能を分析。
• アーキテクチャの独自性：ナノプレート型トランジスタNPFETを初めて提案、その高集積密度シナリオでの優位性を実証。
• 実用意義：研究はIRDS（《国際デバイス及びシステムロードマップ》）の基準に準拠し、産業界での高い実現性を備えたソリューションを提供。

研究の展望と今後の意義

本研究は、次世代エレクトロニクス向けに2D 材料の広範な応用可能性を明確にし、その設計フレームワークは他の2D 材料や異種集積構造に応用可能です。また、製造技術の進展（とくに2D 材料の堆積加工や境界不動化改良の進展）に伴い、AIチップや低消費電力IoT領域など多岐にわたる分野で、2Dトランジスタが新たなソリューションを提供する可能性があります。これにより、半導体業界の発展に新たな道筋が開けるでしょう。