CMOS互換の単層半導体トランジスタのための歪みエンジニアリング
CMOS互換のひずみ工学を単層半導体トランジスタに適用
学術的背景
半導体技術の進化に伴い、2次元(2D)材料はその原子レベルの薄さから、高密度・低電力の電子デバイスにおいて大きな可能性を示しています。特に、二硫化モリブデン(MoS₂)などの遷移金属ダイカルコゲナイド(TMDs)は、優れた電気的特性から、将来のトランジスタチャネル材料として期待されています。しかし、2D材料が実験室レベルで優れた性能を示す一方で、既存のCMOS(相補型金属酸化膜半導体)技術との互換性をどのように実現するかは、依然として大きな課題です。
ひずみ工学(Strain Engineering)は、現代のシリコンベースの電子デバイスにおいて重要な役割を果たしてきました。1990年代に導入されて以来、ひずみ工学は材料のバンド構造を変化させることで、トランジスタのキャリア移動度を大幅に向上させてきました。しかし、2D材料において同様のひずみ効果を実現する方法、特にCMOS互換のプロセス条件下で実現する方法は、未解決の問題です。本論文はこの問題を解決するために、シリコンベースの基板上でCMOS互換の方法で単層MoS₂トランジスタにひずみを加え、その性能を向上させる方法を探求しています。
論文の出典
本論文は、Marc Jaikissoon、Çağıl Köroğlu、Jerry A. Yang、Kathryn Neilson、Krishna C. Saraswat、Eric Popによって執筆され、著者全員がスタンフォード大学(Stanford University)の電気工学、材料科学・工学、応用物理学などの学部に所属しています。論文は2024年10月に『Nature Electronics』誌に掲載され、タイトルは「CMOS-compatible strain engineering for monolayer semiconductor transistors」です。
研究のプロセスと結果
1. ひずみ工学の基本原理と実験設計
本論文の核心は、単層MoS₂トランジスタに制御可能なひずみを加えることで、その電気的性能を向上させることです。この目標を達成するために、研究者らはシリコン窒化物(SiNₓ)をひずみ層として使用し、プラズマ強化化学気相成長(PECVD)を用いて350°Cの低温で堆積しました。この低温プロセスにより、CMOSプロセスとの互換性が確保され、シリコンベースの基板上で実現可能です。
1.1 単層MoS₂の作製とデバイス構造
単層MoS₂は、化学気相成長(CVD)を用いて90 nm厚のSiO₂/p⁺⁺シリコン基板上に成長させました。その後、電子ビーム蒸着(e-beam evaporation)を用いてMoS₂上に50 nmの金(Au)を電極として堆積しました。SiNₓ堆積プロセス中にMoS₂が損傷を受けないように、MoS₂上に1.5 nmのアルミニウム(Al)を堆積し、その後原子層堆積(ALD)で10 nmの酸化アルミニウム(Al₂O₃)を保護層として堆積しました。
1.2 SiNₓひずみ層の堆積とひずみ制御
SiNₓひずみ層は、PECVDを用いて350°Cで堆積され、その応力は堆積パラメータ(例えばNH₃とSiH₄の比率)を調整することで圧縮応力から引張応力に変化させることができます。本論文では、主に高引張応力(約600 MPa)のSiNₓ層がMoS₂トランジスタの性能に与える影響を調査しました。
2. ひずみがトランジスタ性能に与える影響
2.1 バックゲート(BG)トランジスタの性能向上
研究者らはまず、バックゲート(BG)トランジスタで実験を行いました。異なるサイズのトランジスタ(チャネル長と接触長が1 µmから200 nmまで)を比較した結果、高引張応力のSiNₓ層を適用した後、トランジスタのオン電流(Iₒₙ)が大幅に向上しました。具体的には、200 nmサイズのトランジスタでは、ひずみを加えた後、Iₒₙの中央値が60%向上し、1 µmサイズのトランジスタでは14%しか向上しませんでした。この結果は、ひずみ効果がナノスケールデバイスでより顕著であることを示しています。
2.2 デュアルゲート(DG)トランジスタの性能向上
ひずみ工学の普遍性をさらに検証するために、研究者らはデュアルゲート(DG)トランジスタも設計しました。実験結果によると、高引張応力のSiNₓ層を適用した後、200 nmサイズのDGトランジスタのIₒₙは45%向上し、2 µmサイズのトランジスタではわずか数パーセントの向上しか見られませんでした。この結果は、BGトランジスタの実験結果と一致し、ひずみ工学がナノスケールデバイスで有効であることをさらに裏付けています。
3. ひずみ分布の有限要素シミュレーション
ひずみがトランジスタ性能にどのように影響するかを理解するために、研究者らは有限要素シミュレーションを行い、異なるサイズのトランジスタにおけるひずみ分布を分析しました。シミュレーション結果によると、引張応力のSiNₓ層は接触領域に複雑な非均一なひずみを加え、接触領域のショットキー障壁(Schottky Barrier)を低下させ、接触抵抗を減少させることがわかりました。このメカニズムが、トランジスタ性能向上の主な原因です。
結論と意義
本論文では、CMOS互換のひずみ工学手法を用いて、単層MoS₂トランジスタの性能を向上させることに成功しました。実験結果によると、高引張応力のSiNₓ層を適用した後、ナノスケールトランジスタのオン電流は最大60%向上しました。この研究は、2D材料が将来の電子デバイスに応用されるための新しい道筋を示しており、特にCMOSプロセス互換の条件下で高性能トランジスタを実現する可能性を開いています。
研究のハイライト
- CMOS互換性:本論文で提案されたひずみ工学手法は、既存のCMOSプロセスと完全に互換性があり、2D材料の産業応用への道を開くものです。
- ナノスケール効果:研究により、ひずみ効果がナノスケールデバイスでより顕著であることが明らかになり、将来のトランジスタのさらなる小型化に対する理論的支援を提供します。
- ひずみ制御の普遍性:SiNₓ層の応力を調整することで、研究者はトランジスタの性能を柔軟に制御できます。この方法はMoS₂だけでなく、他の2D材料にも適用可能です。
今後の展望
本論文の研究成果は、2D材料が半導体デバイスに応用されるための新しい方向性を示しています。今後、トランジスタのサイズがさらに縮小されるにつれて、ひずみ工学はより小さなスケールでさらに大きな役割を果たすことが期待されます。さらに、この手法は二セレン化タングステン(WSe₂)などの他の2D材料にも適用可能であり、その電気的性能をさらに向上させる可能性があります。
本論文の研究を通じて、2D材料トランジスタにおけるひずみ工学の応用が大きな可能性を秘めていることがわかりました。技術のさらなる進化に伴い、この手法は将来の電子デバイスにおいて重要な役割を果たし、半導体技術の進歩を推進するでしょう。