Rapport sur un article scientifique : Transistors tridimensionnels à base de semi-conducteurs bidimensionnels pour l’avenir du CMOS

Contexte et objectif de la recherche

Dans un contexte où la technologie CMOS (Complementary Metal-Oxide-Semiconductor) à base de silicium approche ses limites physiques, cette étude se concentre sur l’exploration des matériaux semi-conducteurs bidimensionnels (2D), notamment les dichalcogénures de métaux de transition (TMDs), comme filières potentielles pour prolonger la loi de Moore. L’étude propose de nouvelles architectures de transistors tridimensionnels (3D), intégrant des matériaux 2D, pour répondre aux défis de performance, d’efficacité énergétique et de densité d’intégration à des longueurs de canal sub-5 nm.

Source et informations sur les auteurs

L’article est publié par Arnab Pal, Tanmay Chavan, Jacob Jabbour, Wei Cao et Kaustav Banerjee au sein du département d’ingénierie électrique et informatique de l’Université de Californie, Santa Barbara. Il est paru dans la revue Nature Electronics, volume 7, en décembre 2024 (pages 1147-1157). La version finale a été acceptée le 7 octobre 2024 et mise en ligne le 16 décembre 2024.

Méthodologie

Modélisation :

Les auteurs ont utilisé des simulations de transport quantique basées sur la méthode des fonctions de Green hors équilibre (NEGF), combinées à des propriétés des matériaux issues de simulations de la théorie de la fonctionnelle de la densité (DFT). Cette approche a permis d’évaluer les performances des transistors 3D scalés utilisant différents matériaux 2D.

Analyse comparative :

Des simulations ont comparé plusieurs épaisseurs de canal basées sur des matériaux de type TMDs (couches mono-, bi- et triatomiques) et silicium, pour des applications à faible consommation (LSTP) et haute performance (HP).

Développement d’architectures :

Deux nouvelles architectures de transistors ont été introduites : - Transistors à couche nano-empilée (NSFET), offrant un contrôle électrostatique optimisé via une grille tout autour (Gate-All-Around, GAA), - Transistors à fourche nano-structurée (NFFET), maximisant la densité d’intégration grâce à un agencement compact des composants.

Une architecture supplémentaire, le transistor nanoplaque (NPFET), a été proposée pour exploiter davantage les propriétés anisotropiques des matériaux 2D.

Simulations électriques :

Les caractéristiques de courant-tension et de capacité des dispositifs ont été simulées via les outils Synopsys Sentaurus et QuantumATK. Des oscillateurs en anneau à 15 étages ont été utilisés pour simuler les performances au niveau des circuits.

Résultats

Matériau optimal :

Les trigonal-sulfure de tungstène (WS2) tri-couche (3L) est identifié comme le meilleur matériau pour des longueurs de canal sub-5 nm. Les simulations montrent que ce matériau offre : - Une réduction significative du produit énergie-délai (EDP) d’environ 55 % par rapport aux homologues en silicium, - Une amélioration des performances électrostatiques grâce à son faible courant de fuite et à son rapport courant ON/OFF élevé (> 7 ordres de grandeur).

Évolution des architectures :

• Les NSFETs proposés améliorent le contrôle électrostatique et réduisent les effets liés à la dimension des canaux.
• Les NFFETs augmentent la densité d’intégration avec un compromis calculé en termes de performances électriques.
• Les NPFETs exploitent la finesse des matériaux 2D pour permettre l’empilement latéral des semi-conducteurs, augmentant la densité d’intégration jusqu’à 10 fois par rapport aux architectures nanosheet classiques.

Performances des dispositifs :

• Les NSFETs et NFFETs basés sur 2D surpassent les transistors CMOS en silicium (épaisseur canal 4 nm/6 nm) dans des simulations LSTP et HP.
• En circuit, les NSFETs/NFFETs à base de matériaux 2D réduisent l’EDP de 24-55 % par rapport aux dispositifs en silicium.

Perspectives en densité et efficacité énergétique :

• Les architectures nanoplaques (NPFET) offrent une densité verticale supérieure avec une empreinte latérale considérablement réduite.
• Les résultats sont alignés avec les prévisions de densité et efficacité de l’IRDS (International Roadmap for Devices and Systems).

Conclusions et impact

Ces travaux démontrent le potentiel des matériaux bidimensionnels dans le prolongement des performances CMOS au-delà des limites actuelles du silicium. Les transistors basés sur des trigonal-sulfures de tungstène tri-couche non seulement rationalisent l’intégration des circuits mais redéfinissent aussi les possibilités en termes de performances énergétiques et densité des dispositifs.

Par ailleurs, ces nouveaux concepts, comme les nanoplaques, encouragent le développement d’une technologie CMOS révolutionnaire pour des applications impliquant l’Internet des objets et des systèmes d’intelligence artificielle de nouvelle génération.

Recommandations futures

Pour une adoption industrielle réaliste, des défis tels que la passivation de surface, la réduction des résistances parasites (contact RC) et l’amélioration de la croissance des oxydes de grille sur ces surfaces bidimensionnelles devront être relevés. Cependant, les avancées en dépôt de couches atomiques (ALD) et l’ingénierie des matériaux offrent des bases prometteuses pour la mise en œuvre pratique.

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L’étude suggère un chemin clair vers l’intégration des semi-conducteurs 2D dans la microélectronique de pointe, ouvrant la voie à une nouvelle ère pour la technologie CMOS à l’échelle nano.