Ingénierie de contrainte compatible CMOS pour les transistors à semi-conducteurs monocouches

Contexte académique

Avec le développement continu des technologies des semi-conducteurs, les matériaux bidimensionnels (2D) ont montré un grand potentiel dans les dispositifs électroniques à haute densité et à faible consommation d’énergie en raison de leur nature atomiquement mince. En particulier, les dichalcogénures de métaux de transition (TMDs), tels que le disulfure de molybdène (MoS₂), sont considérés comme des matériaux idéaux pour les canaux de transistors en raison de leurs excellentes propriétés électriques. Cependant, bien que les matériaux 2D aient montré des performances remarquables en laboratoire, leur intégration avec les technologies CMOS existantes reste un défi majeur.

L’ingénierie de contrainte (Strain Engineering) a joué un rôle clé dans les dispositifs électroniques à base de silicium. Depuis son introduction dans les années 1990, l’ingénierie de contrainte a considérablement amélioré la mobilité des porteurs de charge en modifiant la structure de bande des matériaux. Cependant, la manière de réaliser des effets de contrainte similaires dans les matériaux 2D, en particulier dans des conditions de processus compatibles CMOS, reste une question ouverte. Cette étude vise à résoudre ce problème en explorant comment appliquer une contrainte sur des transistors à MoS₂ monocouche sur des substrats en silicium de manière compatible CMOS pour améliorer leurs performances.

Source de l’article

Cet article a été rédigé par Marc Jaikissoon, Çağıl Köroğlu, Jerry A. Yang, Kathryn Neilson, Krishna C. Saraswat et Eric Pop, tous affiliés à l’Université de Stanford (Stanford University) dans les départements de génie électrique, de science et génie des matériaux, et de physique appliquée. L’article a été publié en octobre 2024 dans la revue Nature Electronics, sous le titre “CMOS-compatible strain engineering for monolayer semiconductor transistors”.

Processus de recherche et résultats

1. Principes de base de l’ingénierie de contrainte et conception expérimentale

L’idée centrale de cet article est d’améliorer les performances électriques des transistors à MoS₂ monocouche en appliquant une contrainte contrôlée. Pour atteindre cet objectif, les chercheurs ont utilisé du nitrure de silicium (SiNₓ) comme couche de contrainte, déposé par dépôt chimique en phase vapeur amélioré par plasma (PECVD) à une température basse de 350°C. Ce processus à basse température rend cette méthode compatible avec les procédés CMOS et permet sa mise en œuvre sur des substrats en silicium.

1.1 Préparation du MoS₂ monocouche et structure du dispositif

Le MoS₂ monocouche a été cultivé par dépôt chimique en phase vapeur (CVD) sur un substrat de SiO₂ de 90 nm d’épaisseur sur du silicium p⁺⁺. Ensuite, des contacts en or (Au) de 50 nm ont été déposés sur le MoS₂ par évaporation par faisceau d’électrons (e-beam evaporation). Pour éviter les dommages causés par le dépôt de SiNₓ sur le MoS₂, les chercheurs ont d’abord déposé une couche de 1,5 nm d’aluminium (Al), suivie d’une couche de 10 nm d’oxyde d’aluminium (Al₂O₃) par dépôt en couches atomiques (ALD) comme couche de protection.

1.2 Dépôt de la couche de contrainte SiNₓ et contrôle de la contrainte

La couche de contrainte SiNₓ a été déposée par PECVD à 350°C, et sa contrainte peut être ajustée de compressive à tensile en modifiant les paramètres de dépôt (comme le rapport NH₃/SiH₄). Cette étude s’est principalement concentrée sur l’effet des couches de SiNₓ à haute contrainte de traction (environ 600 MPa) sur les performances des transistors à MoS₂.

2. Effet de la contrainte sur les performances des transistors

2.1 Amélioration des performances des transistors à grille arrière (BG)

Les chercheurs ont d’abord mené des expériences sur des transistors à grille arrière (BG). En comparant des transistors de différentes tailles (longueurs de canal et de contact variant de 1 µm à 200 nm), ils ont constaté que l’application d’une couche de SiNₓ à haute contrainte de traction augmentait significativement le courant en régime passant (Iₒₙ) des transistors. Plus précisément, pour les transistors de 200 nm, la médiane de Iₒₙ a augmenté de 60 %, tandis que pour les transistors de 1 µm, l’augmentation n’était que de 14 %. Ces résultats montrent que l’effet de contrainte est plus prononcé dans les dispositifs à l’échelle nanométrique.

2.2 Amélioration des performances des transistors à double grille (DG)

Pour valider davantage la généralité de l’ingénierie de contrainte, les chercheurs ont également conçu des transistors à double grille (DG). Les résultats expérimentaux ont montré qu’après l’application d’une couche de SiNₓ à haute contrainte de traction, le Iₒₙ des transistors DG de 200 nm a augmenté de 45 %, tandis que pour les transistors de 2 µm, l’augmentation n’était que de quelques pourcents. Ces résultats sont cohérents avec ceux des transistors BG, confirmant l’efficacité de l’ingénierie de contrainte dans les dispositifs à l’échelle nanométrique.

3. Simulation par éléments finis de la distribution de contrainte

Pour comprendre comment la contrainte affecte les performances des transistors, les chercheurs ont effectué des simulations par éléments finis pour analyser la distribution de contrainte dans des transistors de différentes tailles. Les simulations ont montré que la couche de SiNₓ à contrainte de traction applique une contrainte complexe et non uniforme dans la région de contact, ce qui réduit la hauteur de la barrière de Schottky (Schottky Barrier) et diminue ainsi la résistance de contact. Ce mécanisme est la principale raison de l’amélioration des performances des transistors.

Conclusion et signification

Cette étude a réussi à améliorer les performances des transistors à MoS₂ monocouche grâce à une méthode d’ingénierie de contrainte compatible CMOS. Les résultats expérimentaux montrent que l’application d’une couche de SiNₓ à haute contrainte de traction augmente significativement le courant en régime passant des transistors à l’échelle nanométrique, avec une amélioration allant jusqu’à 60 %. Cette recherche ouvre de nouvelles perspectives pour l’application des matériaux 2D dans les dispositifs électroniques futurs, en particulier pour la réalisation de transistors haute performance compatibles avec les procédés CMOS.

Points forts de la recherche

1. Compatibilité CMOS : La méthode d’ingénierie de contrainte proposée est entièrement compatible avec les procédés CMOS existants, ouvrant la voie à une application industrielle des matériaux 2D.
2. Effet à l’échelle nanométrique : L’étude montre que l’effet de contrainte est plus prononcé dans les dispositifs à l’échelle nanométrique, ce qui soutient la miniaturisation future des transistors.
3. Universalité du contrôle de contrainte : En ajustant la contrainte de la couche de SiNₓ, les chercheurs peuvent contrôler de manière flexible les performances des transistors. Cette méthode est non seulement applicable au MoS₂, mais peut également être étendue à d’autres matériaux 2D.

Perspectives futures

Les résultats de cette étude ouvrent de nouvelles voies pour l’application des matériaux 2D dans les dispositifs à semi-conducteurs. À l’avenir, à mesure que la taille des transistors continuera de diminuer, l’ingénierie de contrainte pourrait jouer un rôle encore plus important à des échelles plus petites. De plus, cette méthode pourrait être appliquée à d’autres matériaux 2D, tels que le diséléniure de tungstène (WSe₂), pour améliorer davantage leurs propriétés électriques.

Grâce à cette recherche, nous pouvons voir que l’ingénierie de contrainte dans les transistors à matériaux 2D a un énorme potentiel. Avec le développement ultérieur de la technologie, cette méthode pourrait jouer un rôle clé dans les dispositifs électroniques futurs, contribuant à l’avancement des technologies des semi-conducteurs.